1 引 言
邏輯分析儀的測試對象是數(shù)字系統(tǒng)中的數(shù)字信息[1]。為了滿足現(xiàn)代數(shù)據(jù)域的檢測要求邏輯分析儀應(yīng)具有高的采樣速率和足夠多的輸入通道。本文基于虛擬儀器的概念主要論述以PC586為基礎(chǔ)400MHz/102通道邏輯分析儀設(shè)計原理和方法重點闡述系統(tǒng)控制電路設(shè)計和系統(tǒng)軟件設(shè)計。
2 虛擬邏輯分析儀體系結(jié)構(gòu)
圖1為PC環(huán)境下的400MHz/102通道虛擬邏輯分析儀控制與采集系統(tǒng)總體構(gòu)成原理框圖主要包括數(shù)據(jù)采集、探頭、觸發(fā)跟蹤、時序變換與生成測試接口等部分。該系統(tǒng)輸入采集由3個模塊構(gòu)成每個模塊有32個數(shù)據(jù)通道（另附加2個時鐘通道）采用完全相同的功能結(jié)構(gòu)。第3個模塊附加了時鐘輸入與輸出、控制等功能。采用該結(jié)構(gòu)的主要原因一是避免主采集板過大元件過密造成散熱方面的困難（因高速工作的器件較多）二是系統(tǒng)結(jié)構(gòu)靈活可以根據(jù)需要選32、64、96路組態(tài)方式。
該邏輯分析儀的控制和管理、數(shù)據(jù)處理以及數(shù)據(jù)顯示盧內(nèi)嵌計算機完成。因此系統(tǒng)硬件的設(shè)計主要集中在高速數(shù)據(jù)捕獲以及與微機的接口而軟件設(shè)計主要在系統(tǒng)管理、數(shù)據(jù)的后處理及數(shù)據(jù)顯示。
圖1 400MHz/102通道虛擬邏輯分析儀原理框圖
3 系統(tǒng)硬件設(shè)計
400MHz/102通道虛擬邏輯分析儀中的高速數(shù)據(jù)捕獲是由控制電路完成觸發(fā)控制、數(shù)據(jù)存取控制而實現(xiàn)的控制電路同時實現(xiàn)與微計算機的接口。
3.1 數(shù)據(jù)存儲原理
作狀態(tài)分析時邏輯分析儀與被測系統(tǒng)同步工作。為了使存儲器存儲的狀態(tài)數(shù)據(jù)與被測系統(tǒng)運行的數(shù)據(jù)流一致則應(yīng)滿足：
DATA*/FWEN=f(sclk,trw,dtc)*data (1)
式(1)中DATA為邏輯分析儀存儲的數(shù)據(jù)；/FWEN為邏輯分析儀主要存儲器FIFO的寫使能控制；sclk為狀態(tài)(外部)時鐘；trw為觸發(fā)字；dtc為數(shù)據(jù)控制；data為被測系統(tǒng)數(shù)據(jù)。由式(1)知下式：
DATA=data (2)
成立的條件是/FWEN信號與sclk、trw、dtc信號必須符合嚴格的關(guān)系。根據(jù)數(shù)字系統(tǒng)可測性設(shè)計中可控性理論應(yīng)用CAMFLOT[2]法(Computer Aided Measure For Logic Testability)有：
式(3)~(4)中CY為可控程度其值ε(0,1)；CTF為可控傳遞因子；N(0)、N(1)為在電路輸入端加所有不同輸入值時電路輸出端出現(xiàn)“0”和“1”的總次數(shù)。由式(3)知當(dāng)可靠置位sclk、trw、dtc等控制信號可計算出：
CY(/FWEN)=1 (5)
即/FWEN完全可控從而保證DATA=data。
作定時分析時邏輯分析儀與被測系統(tǒng)異步工作。此時需滿足：
DATA*/FWEN=f(trw)*data (6)
同時取采樣頻率為被測系統(tǒng)工作頻率的5~10倍即可有效存儲所需觀察的數(shù)據(jù)流得到足夠的觀察范圍和滿意的時間分辨力。
3.2 觸發(fā)控制實現(xiàn)原理
由數(shù)據(jù)存儲原理知邏輯分析儀FIFO數(shù)據(jù)正確存儲的關(guān)鍵之一是對trw的控制，即通過觸發(fā)識別實現(xiàn)起始、終止、延遲(時鐘、事件)、隨機、序列、組合和限定等觸發(fā)控制。利用位存儲映射方法，表面粗糙度儀采用高速EPLD[3]與觸發(fā)存儲器結(jié)合設(shè)計的實現(xiàn)觸發(fā)控制的原理框圖如圖2所示。
圖2中D0~Dmk-1為被測數(shù)據(jù)。觸發(fā)RAM數(shù)據(jù)位寬為n地址寬度為k個數(shù)為m故可觀測的數(shù)據(jù)流的寬度為m·k。當(dāng)k≥n時最大序列觸發(fā)或組合觸發(fā)識別級數(shù)L為：L≦2n-1 (7)
圖2 觸發(fā)控制實現(xiàn)原理框圖
4 系統(tǒng)軟件設(shè)計
利用圖像界面操作系統(tǒng)Windows和以Windows為基礎(chǔ)的可視化程序設(shè)計平臺C++Builder軟件由15個窗體加5個單元文件組成各主要窗體之間的關(guān)系如圖3所示。
圖3 系統(tǒng)軟件各窗體及相互關(guān)系
5 結(jié)束語
邏輯分析儀結(jié)構(gòu)復(fù)雜技術(shù)要求高。本文所述的基于虛擬儀器概念的設(shè)計思想和方法因部分硬件功能軟化而使硬件電路大為簡化同時采用了EPLD器件從而降低了儀器成本提高了儀器的可靠性和性能，且功能易于擴展。400MHz/102通道邏輯分析儀已于2000年12月28日通過了信息產(chǎn)業(yè)部軍工預(yù)研局主持的技術(shù)鑒定。
